Моделювання аналого-цифрових ПЛІС (FPGA). Програмний продукт Active-HDL. Designer Edition надає розробникам ПЛІС симулятор змішаного RTL-коду, який включає в себе: підтверджений використанням в промисловості механізм мультимовного моделювання на мовах IEEE VHDL, Verilog® і SystemVerilog (Design), з прискоренням до 2 разів відносно штатних симуляторів, що поставляються разом з ПЛІС, а також підтримку закодованих IP-ядер і відсутність обмеження на розміри пристрою FPGA. Використовуючи Active-HDL, ваша команда розробників ПЛІС може в рази прискорити процес розробки прошивок для ПЛІС, в порівнянні з використанням тільки штатних симуляторів від Xilinx, Altera або Atmel.
Можливо завантажити безкоштовний варіант для ознайомлення з базовими можливостями продукту або для вирішення нескладних завдань з певними обмеженнями.
Для навчальних закладів доступна
Університетська програма ALDEC.